Het 26e Technology Symposium is onlangs van start gegaan en het is niet verwonderlijk dat TSMC een van de belangrijkste sprekers op het evenement was. Tijdens zijn tijd op het podium besprak de in Taiwan gevestigde fabrikant van gieterijen en halfgeleiders de voortgang met zijn 7nm N7-, 5nm N5-, N4- en 3nm N3-procesknooppunten.
ADVERTENTIE
Naast het huidige proces heeft TSMC naar verluidt ook enkele details gedeeld over de toekomst voorbij 3nm, iets wat het bedrijf 3DFabric-technologie noemt. Volgens Tom’s Hardware richt het 3DFabric-concept zich op geavanceerde verpakkingstechnologieën, en als zodanig werd vastgesteld dat 3D-verpakkingstechnologieën de volgende stap zouden zijn na 3nm.
Voor alle duidelijkheid: dit zou niet de eerste poging van TSMC zijn om 3D-verpakkingstechnieken te ontwikkelen en te produceren; Tot op heden heeft het bedrijf technologieën gebruikt zoals Chip-on-Wafer-on-Substrate (CoWoS), Integrated Fan Out (InFO-R), Chip on Wafer (COW) en Wafer-on-Wafer (WoW). Ze maken nu allemaal deel uit van zijn nieuwe 3DFabric-familie.
Wat betreft wat TSMC van plan is te ontwikkelen met zijn nieuwe 3DFabric-technologie, we wachten waarschijnlijk lang. Er werd immers aangekondigd dat de technologie zou plaatsvinden na de ontwikkeling van 3nm, wat betekent dat we mogelijk pas iets na het jaar 2022 iets zullen zien dat op de technologie lijkt.
Terugkerend naar 5nm, zegt TSMC dat zijn 5nm N5-processor volledige knooppuntschaling biedt in vergelijking met het huidige 7nm-procesknooppunt, evenals tot 15% meer prestaties. Ofwel met hetzelfde vermogen als 7nm matrixlithografie of met 30% minder vermogen. Bovendien zegt TSMC dat de leercurve van de defectdichtheid voor 5nm aanzienlijk sneller zou zijn dan het 7nm-proces en dat dit zou kunnen resulteren in hogere doorvoersnelheden.
(Bron: Tom’s Hardware, AnandTech)
