Een uitgelekt blokdiagram, waarin AMD’s Socket AM5 wordt beschreven, suggereert dat het platform van de volgende generatie voor Team Red mogelijk niet op de PCIe 5.0-interface-bandwagon springt, die naar verwachting later dit jaar zijn debuut zal maken met de lancering van de 12e generatie van Intel . Alder Lake-S-CPU.
Volgens het diagram zal AM5, met de codenaam “Raphael”, nog steeds het gebruik van PCIe 4.0 behouden, maar aan de positieve kant zal de chipset het eerste AMD-platform zijn dat de dual-channel DDR5-geheugenstandaard toepast. Verdere analyse van het diagram laat ook zien dat de AM5-CPU’s in staat zullen zijn om tot 28 PCIe 4.0-lanes te spawnen, waarvan 16 naar verwachting zullen worden toegewezen aan discrete grafische afbeeldingen, vier voor CPU-aangesloten NVMe M.2-slots, vier rijstroken voor een USB 4 Controller en de rest naar de chipsetbus.
Een belangrijk punt om op te merken is dat hoewel het diagram de adoptie van DDR5 vermeldt, het niet de maximaal ondersteunde snelheid van het geheugen specificeert.
De onthulling is ook een beetje verrassend, vooral als je bedenkt dat AMD de neiging heeft om de early adopter te zijn en degene die het proces van adoptie van de nieuwste interface leidt, terwijl ook Intel’s machtsverhoudingen geleidelijk aan verschuiven, eerst met zijn Ryzen. line-up, gevolgd door de goedkeuring van de huidige PCIe 4.0-interface.
Waar heeft TPU het diagram vandaan? Volgens het korte rapport heeft de technische site blijkbaar de gegevens verkregen uit gevoelige Gigabyte-documenten die werden belasterd door de RansomExx-hackergroep. Zo te zien was er een terugslag tussen de twee partijen, waardoor de dreigingsactoren verschillende gigabytes aan gegevens lekten via hun eigen site.
(Bron: TPU, Videocardz)
